发出这句叹息的是Bernstein的剖析师。。。。。。在看完华为于ISCAS 2026上宣布的“τ定律”后,,,,他们写下了一个在半导体研究报告中少少泛起的评价:这是另一个DeepSeek时刻。。。。。。谁人让全球AI圈重新审阅中国立异速率的DeepSeek,,,,现在在芯片底层手艺上,,,,有了一个“偕行者”。。。。。。
已往几年,,,,外界对华为半导体营业的认知大多停留在“还能出货”和“良率爬坡”之间摇晃。。。。。。但这一次,,,,华为“芯片女王”何庭波亲自站到了台前,,,,抛出的是一个足以让工业链重新思索偏向的看法,,,,它不但是在讲华为还能做芯片,,,,而是在讲,,,,在摩尔定律已经难以为继,,,,EUV又拿不到的逆境下,,,,华为的新思绪新洞见。。。。。。
此看法抛出之后,,,,业界相关谈论已经有许多,,,,尤其是不少资深的半导体工业专家和从业者体现该定律之下的“3DIC堆叠”,,,,“Chiplet互联”,,,,“混淆键合”等问题业界已经讨论许多,,,,尤其是和先进封装的话语系统重合(如下图),,,,是新瓶装旧酒吗?????
“韬定律”待可发覆之处也许是“时间”这个要害词。。。。。;;;;;;;谎灾,,,,相比之前的诸大都导体定律,,,,“韬定律”第一次把时间这个维度升级到了一个很高的位置。。。。。。
从微米到纳米,,,,从平面到FinFET,,,,所有人都在做统一件事——把器件塞得更密,,,,把线宽画得更细。。。。。。这是摩尔定律的底层逻辑,,,,也是台积电、三星、英特尔之间军备竞赛的主轴。。。。。。
但这条主轴在已往几年已经显着偏转。。。。。。7nm之后,,,,每一代新节点的本钱飙升,,,,而性能提升的曲线却越来越平。。。。。。更致命的是,,,,关于华为这样的公司,,,,即便愿意遭受高昂本钱,,,,也无法获得最先进的装备。。。。。?????占渖系乃跣,,,,被物理和政治两道墙同时堵住了。。。。。。
既然空间上走欠亨,,,,那就转向时间。。。。。。他们提出的τ,,,,是一个贯串从晶体管开关到数据中心响应的统一时间常数。。。。。。把芯片从“面积竞赛”切换到“延迟竞赛”。。。。。。目的不再是单位面积里塞进几多晶体管,,,,而是一个信号从A点到B点、从盘算到存储、从一颗芯片到另一颗芯片,,,,究竟要花几多时间。。。。。。
性能是盘算时间,,,,功耗是能量转换的时间本钱,,,,面积决议了信号传输的物理时间,,,,而本钱,,,,则是研发和制造的期待时间。。。。。。当你在流片之前就能估算出一颗芯片在系统里的“时间账”,,,,许多古板的取舍逻辑就不建设了。。。。。。
若是τ定律只停留在纸上,,,,它最多只是一篇漂亮的论文。。。。。。但何庭波的团队在已往六年里量产了381款芯片,,,,这个数字自己就是最有说服力的注脚。。。。。。
Logic Folding把组合逻辑和时序逻辑这些原本平铺的电路,,,,笔直拆分到差别的有源层上,,,,通过亚2微米间距的混淆键合,,,,把上下两层晶圆直接连起来。。。。。。从电路设计师的视角看,,,,两层有源层就像一层一样,,,,单位跨晶圆漫衍,,,,相当于多了一层金属线。。。。。。
效果是直接的。。。。。。信号路径大幅缩短,,,,寄生RC降低,,,,时钟偏斜收紧。。。。。。麒麟9030到麒麟2026这一代,,,,晶体管密度从155 MTr/mm?跳到238 MTr/mm?,,,,提升幅度在已往需要三个制程节点才华完成。。。。。。功耗效率提高了41%,,,,SRAM事情频率提升了40%以上。。。。。。
而要实现这些,,,,要害不在设计自己,,,,而在封装。。。。。;;;;;;;幕煜霞渚嘧龅搅1.5微米,,,,瞄准精度低于0.5微米,,,,TSV的要害尺寸和Keep Out Zone都压到了1.5微米以下。。。。。。这些参数放在全球先进封装的坐标系里,,,,已经直接对标台积电的SoIC。。。。。。
这意味着,,,,华为在没有EUV的情形下,,,,用封装手艺部分替换了制程缩微的功效。。。。。。它不是在做更小的晶体管,,,,而是在做更智慧的毗连。。。。。。
古板的芯片设计流程是串行的。。。。。。前端设计、物理实现、封装、系统集成,,,,各做各的,,,,交接时靠规范文档和裕量来兜底。。。。。。但τ定律要求从晶体管到数据中心全栈协同优化,,,,这就意味着,,,,设计不可再是串行的。。。。。。
做Die的不清晰封装的限制,,,,做封装的不相识系统的需求,,,,做系统的不懂工艺的细节。。。。。。各自在自己的工具链里优化,,,,最后拼在一起,,,,大宗的时间和性能就耗在了接口和裕量上。。。。。。
他提出的“EDA Plus”新范式,,,,实质上就是在回应这个问题。。。。。。古板的EDA工具是为2D单芯片设计的,,,,结构布线、仿真、验证,,,,都是基于平面假设。。。。。。但到了3D堆叠、异质集成的时代,,,,底层算法必需重写。。。。。。
好比,,,,在硅转接板上只有4到6层布线资源,,,,没步伐像芯片内部那样一层信号一层地奢侈设置。。。。。。布线引擎必需同时处置惩罚高速差分信号和大规模供电网络,,,,并且没有Buffer可以插。。。。。。再好比,,,,跨层串扰在微米级的间距下很是严重,,,,古板2D路由算法基础无法应对。。。。。。
赵毅把这个历程称为“左移”。。。。。。设计中的问题越早被发明,,,,后期返工的时间本钱就越低。。。。。。这在任何工程领域都不是新看法,,,,但在芯片行业,,,,恒久以来受限于工具和工艺的割裂,,,,左移一直是个理想。。。。。。
现在,,,,τ定律提供了一套统一的怀抱语言。。。。。。工艺职员、电路设计师、架构师可以围绕统一个τ值来讨论问题。。。。。。你在这一层省下的时间,,,,能否传导到系统层,,,,是有明确公式可以算的。。。。。。
第一道是热。。。。。。把多层逻辑堆叠在一起,,,,晶体管密度上去了,,,,单位体积的功耗密度也随之飙升。。。。。。而散热在三维结构里比平面结构难堪多。。。。。。背面供电、集成电压调理器、液冷,,,,这些都不是成熟计划。。。。。;;;;;;;诼畚闹刑岬降3D Folding,,,,实质上就是把供电和I/O从边沿挪到外貌,,,,以N?的方法而不是N的方法缩微。。。。。。但这是理论,,,,工程上还远未成熟。。。。。。
第二道是良率和本钱。。。。。;;;;;;;煜系拿樽季纫蠹,,,,TSV的引入会带来新的失效模式。。。。。;;;;;;;龅氖菔鞘实陀100 ppm,,,,修复率99.9%,,,,这已经是天下级水平。。。。。。但这是实验室数据照旧量产数据,,,,能维持多高的月产量,,,,都是未知数。。。。。。Bernstein的报告也明确指出,,,,若是本钱控制不当,,,,这将是大规模接纳的主要障碍。。。。。。
赵毅在演讲中说得很是直白:今天的EDA行业,,,,还没有一套原生的、支持从单位粒度举行跨晶圆支解、统一结构、协同时序收敛的工具。。。。。。现有的工具都是2D时代长出来的,,,,即便打上3D的补丁,,,,底层逻辑仍然是平面的。。。。。。
华为可以自己写内部工具,,,,但整个行业的生态要转向τ优化的范式,,,,需要的不但是一两家公司的起劲。。。。。。需要新的标准、新的基准测试集、新的签核流程。。。。。。这些都不是一年两年能完成的。。。。。。
何庭波在论文的最后部分特意列出了“开放性挑战”,,,,这在学术论文中并不常见。。。。。。她提到晶圆间工艺误差、笔直互连开销、能量朋侪、τ剖面基准——每一件事都指向一个事实:这照旧一场早期探索。。。。。。
“韬定律”用封装和系统级优化,,,,部分绕过了制程封闭。。。。。。它用时间作为统一怀抱,,,,重构了PPAC的取舍逻辑。。。。。。它迫使工业链重新思索,,,,究竟什么才是真正的前进——是每年都在追逐更小的数字,,,,照旧在同样的工艺节点上,,,,把时间压缩到极致。。。。。。
华为在论文中给出了几个详细的目的:CPU焦点频率2029年突破4GHz,,,,麒麟SoC效率三到五年翻倍,,,,AI硬件集成度到2035年增添100倍以上。。。。。。这些数字能不可兑现,,,,取决于许多因素。。。。。。但比数字更主要的是,,,,他们第一次为中国半导体工业提供了一条不依赖EUV的、可量化的、有时间刻度的蹊径图。。。。。。
关于投资者来说,,,,这份蹊径图意味着什么?????Bernstein把票投给了中芯国际、北方华创和拓?????萍。。。。。。逻辑很直接:若是要实现τ定律,,,,先进的逻辑代工和封装制造是基础,,,,刻蚀和沉积装备是刚需,,,,而混淆键合工具更是焦点中的焦点。。。。。。
已往几十年,,,,半导体工业的前进被摩尔定律框定在“缩微”这条单行道上。。。。。。谁能在更小的面积上塞进更多的晶体管,,,,谁就是赢家。。。。。。台积电赢了,,,,英特尔输了,,,,AMD靠Chiplet翻盘——这些故事的焦点都是“空间竞争”。。。。。。
现在,,,,华为在实验开出第二条路。。。。。。不是放弃缩微,,,,而是把“时间”提升到与“空间”一律主要的位置,,,,甚至更高。。。。。。这条路能不可走通,,,,还没有定论。。。。。。但它至少提供了一个新的锚点。。。。。。
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